fig 6.7

[menuju akhir]

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Pendahuluan

2. Tujuan

3. Alat dan bahan

4. Dasar Teori

5. Prinsip Kerja

6. Problem

7. Soal Latihan

8. Percobaan

9. Download File

1. Pendahuluan (kembali)

 Dalam dunia elektronika digital, operasi aritmatika merupakan landasan utama dari pemrosesan data. Jika Half Adder hanya mampu menjumlahkan dua bit input, maka Full Adder hadir sebagai solusi yang lebih kompleks. Full Adder dirancang untuk menjumlahkan tiga bit biner sekaligus, yang memungkinkan sirkuit ini menangani nilai "pindahan" (carry) dari penjumlahan sebelumnya. Kemampuan inilah yang membuat Full Adder menjadi komponen inti dalam pembentukan unit aritmatika-logika (ALU) pada komputer modern.

2. Tujuan (kembali)

- Memahami prinsip kerja dan fungsi dari sirkuit Full Adder. 

- Mampu menyusun tabel kebenaran (truth table) dengan tiga input (A, B, Cin) dan dua output (S, Cout).

- Menganalisis skema logika yang membentuk operasional Full Adder.

3. Alat dan Bahan (kembali)

• Gerbang AND

Jenis pertama adalah gerbang AND. Gerbang AND ini memerlukan dua atau lebih input untuk menghasilkan satu output. Jika semua atau salah satu inputnya merupakan bilangan biner 0, maka outputnya akan menjadi 0. Sedangkan jika semua input adalah bilangan biner 1, maka outputnya akan menjadi 1.

• Gerbang OR

Jenis kedua adalah gerbang OR. Sama seperti gerbang sebelumnya, gerbang ini juga memerlukan dua input untuk menghasilkan satu output. Gerbang OR ini akan menghasilkan output 1 jika semua atau salah satu input merupakan bilangan biner 1. Sedangkan output akan menghasilkan 0 jika semua inputnya adalah bilangan biner 0.

• Gerbang XOR

Jenis berikutnya adalah gerbang XOR. Gerbang XOR ini memerlukan dua input untuk menghasilkan satu output. Jika input berbeda (misalkan: input A=1, input B=0) maka output yang dihasilkan adalah bilangan biner 1. Sedangkan jika input adalah sama maka akan menghasilkan output dengan bilangan biner 0.

4. Dasar Teori (kembali)

Full Adder adalah rangkaian kombinasional digital yang berfungsi menjumlahkan dua bit biner (A dan B) beserta satu bit simpanan dari perhitungan sebelumnya (Carry-In atau Cin). Berbeda dengan Half Adder yang hanya memiliki dua input, adanya input Cin memungkinkan Full Adder digunakan untuk penjumlahan bilangan biner multi-bit secara berurutan.
Secara logika, operasi Full Adder menghasilkan dua keluaran utama:

    1. Sum (S): Merupakan nilai hasil penjumlahan. Secara logika dibentuk menggunakan gerbang XOR dengan persamaan Boolean:

    2. Carry-Out (Cout): Merupakan nilai simpanan yang akan diteruskan ke tingkat berikutnya. Dibentuk menggunakan kombinasi gerbang AND dan OR dengan persamaan:

Dalam implementasinya, sebuah Full Adder 1-bit dapat direalisasikan dengan merangkai gerbang logika dasar secara manual (XOR, AND, dan OR), yang pada dasarnya merupakan gabungan dari dua buah rangkaian Half Adder dan satu gerbang penyatu (OR) untuk jalur carry.

5. Percobaan [kembali]

Rangkaian pada gambar adalah sebuah Full Adder yang dibangun menggunakan dua buah modul Half Adder dan satu buah gerbang OR. Fungsi utama rangkaian ini adalah untuk menjumlahkan tiga buah bilangan biner 1-bit: input A, input B, dan Carry In (Cin), untuk menghasilkan nilai jumlahan akhir (SUM_OUT) dan nilai simpanan akhir (CARRY_OUT).

Berikut adalah rincian tahapan logikanya:

• Tahap 1 (Half Adder 1): Modul ini menerima input utama A dan B.

  • Output Sum dari modul ini adalah hasil penjumlahan sementara dari A dan B.

  • Output Carry dari modul ini bernilai 1 jika kedua input A dan B bernilai 1.

• Tahap 2 (Half Adder 2): Modul ini menerima hasil penjumlahan sementara (S1) dari Half Adder 1 dan menjumlahkannya dengan input ketiga, yaitu $C_{in}$.

  • Output Sum dari modul ini menjadi jumlahan akhir dari rangkaian

  • Output Carry dari modul ini bernilai 1 jika jumlahan sementara dan Cin sama-sama bernilai 1.

• Tahap 3 (Gerbang OR - U5): Gerbang logika ini berfungsi untuk menggabungkan sinyal carry dari kedua Half Adder. Karena secara logika kedua Half Adder tidak akan pernah menghasilkan carry secara bersamaan pada waktu yang sama, gerbang OR sudah cukup untuk memastikan bahwa jika ada carry dari tahap mana pun, maka output akhir Cout akan bernilai 1

Analisis Kondisi Simulasi pada Gambar:

Pada proteus, indikator merah menunjukkan logika HIGH (1). Input yang diberikan adalah A=1, B=1, dan Cin=1.

• HA1: 1 + 1 menghasilkan Sum sementara = 0, dan Carry C1 = 1.

• HA2: Sum sementara (0) + Cin(1) menghasilkan SUM_OUT akhir = 1, dan Carry C2 = 0.

• Gerbang OR: C1 (1) OR C2 (0) menghasilkan CARRY_OUT akhir = 1.

  Hasil ini sesuai dengan baris paling bawah pada truth table di gambar.

6. Problem [kembali]

Problem 1: Analisis Propagation Delay (Waktu Tunda)

• Deskripsi Masalah: Asumsikan setiap modul Half Adder memiliki propagation delay sebesar 15 ns, dan gerbang OR memiliki delay sebesar 5 ns. Jika input A, B, dan Cin diberikan secara serentak pada t = 0, berapa total waktu maksimum (worst-case delay) yang dibutuhkan hingga sinyal SUM_OUT dan CARRY_OUT benar-benar stabil dan valid?

• Penyelesaian: * Jalur terpanjang untuk SUM_OUT adalah melewati HA1 lalu HA2. Total delay = 15 ns + 15 ns = 30 ns.

  • Jalur terpanjang untuk CARRY_OUT adalah melewati HA1 (untuk menghasilkan sum sementara yang memicu carry di HA2), lalu melewati HA2, lalu melewati gerbang OR. Total delay = 15 ns + 15 ns + 5 ns = 35 ns.

  • Jadi, worst-case delay rangkaian ini adalah 35 ns.

Problem 2: Troubleshooting Rangkaian Terputus (Open Circuit)

• Deskripsi Masalah: Saat diuji coba, output SUM_OUT berfungsi dengan normal sesuai tabel kebenaran. Namun, ketika input diberikan kondisi A=0, B=1, dan Cin=1, output CARRY_OUT justru menunjukkan nilai 0 (seharusnya 1). Jika diuji dengan A=1, B=1, Cin=0, CARRY_OUT normal bernilai 1. Titik mana pada schematic yang kemungkinan mengalami putus jalur (open circuit)?

• Penyelesaian: * Kondisi A=1, B=1 menghasilkan carry dari Half Adder 1. Karena output normal, jalur dari Cout HA1 ke gerbang OR aman.

  • Kondisi A=0, B=1 menghasilkan jumlahan sementara 1. Ditambah Cin=1, seharusnya menghasilkan carry dari Half Adder 2. Karena gagal menghasilkan carry akhir, maka kerusakan ada pada jalur koneksi antara pin Cout dari HALF ADDER 2 menuju input bawah dari gerbang OR (U5).

7. Soal Latihan [kembali]               

Soal 1

Berdasarkan truth table (Gambar 6-7), kombinasi input manakah di bawah ini yang akan menghasilkan output akhir SUM_OUT = 0 dan CARRY_OUT = 1?

A) A = 0, B = 0, Cin = 1

B) A = 0, B = 1, Cin = 0

C) A = 1, B = 0, Cin = 1

D) A = 1, B = 1, Cin = 1

E) A = 0, B = 0, Cin = 0

• Jawaban yang Benar: C

Soal 2

Pada arsitektur schematic di atas, apa yang akan terjadi jika gerbang logika OR (U5) diganti dengan gerbang XOR secara tidak sengaja?

A) Rangkaian tidak akan bisa menghasilkan CARRY_OUT bernilai 1 sama sekali.

B) Output CARRY_OUT akan selalu berlawanan (terinversi) dari nilai seharusnya.

C) Rangkaian akan mengalami short circuit saat semua input bernilai 1.

D) Rangkaian akan tetap berfungsi normal sebagai Full Adder tanpa ada perubahan output.

E) Output SUM_OUT akan selalu bernilai 0 terlepas dari inputnya.

• Jawaban yang Benar: D

8. Percobaan [kembali]

9. Download File [kembali]

Fig 6.7 [Download Disini]

[menuju awal]